18일 삼성전자 내부에 정통한 관계자를 인용하면 삼성전자는 최근 HBM4용 1c D램 웨이퍼 수율을 콜드 테스트 기준 약 40%, 핫 테스트 기준 50~60% 수준까지 개선했다. 10나노급 D램 공정 기술은 ‘1x(1세대)·1y(2세대)·1z(3세대)·1a(4세대)·1b(5세대)’ 순으로 개발된다. 6세대인 1c 공정으로 갈수록 선폭이 좁아 공정 난도가 기하급수적으로 오른다.
이 관계자는 “1년 전만 해도 1c D램의 콜드 테스트 수율이 거의 0%에 가까웠던 점을 고려하면 최근 수율은 고무적인 성과다”라고 설명했다. 모바일용 1c D램 수율의 경우 HBM4용보다 약 10%포인트씩 높은 것으로 알려졌다.
삼성전자는 회로 밀도와 열 설계를 조정하는 방식의 설계 변경을 통해 전류 흐름과 열 방출 특성을 개선했다. 그 결과 공정 일관성과 제품 안정성을 함께 확보할 수 있었다. 실제 설계 변경 이전에는 핫 테스트에서 일정 수율이 확보되더라도 콜드 테스트에서 거의 전량이 불량 판정을 받은 것으로 나타났다.
이는 지난해 10나노급 4세대(1a) D램에 이어 1c D램에서도 과감한 설계 재구성을 지시한 전영현 DS부문장(부회장)의 결단이 주효했다는 평가가 나온다. 삼성전자는 전 부회장 복귀 이후 공정 효율성보다 수율과 제품 안정성을 우선하는 전략으로 전환하며, 미세공정 기술력의 균형점을 찾은 분위기다.
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설계를 다시 하니 어떻게든 되긴 하는구나 싶네요.
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이제 하이브리드 본딩만 남았네요
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그래도 1c에 대한 스킴 스터디가 돼 있어서 그런가 설계변경 감안해도 상당히 빨리 올렸네요?
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아무래도 파운드리보다는 D램에 대한 연구개발 실적이나 성과, 그리고 전문인력이 많이 있으니까요
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그래도 1c에 대한 스킴 스터디가 돼 있어서 그런가 설계변경 감안해도 상당히 빨리 올렸네요? | 25.06.19 10:20 | | |
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아무래도 파운드리보다는 D램에 대한 연구개발 실적이나 성과, 그리고 전문인력이 많이 있으니까요
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하닉 HBM4 수율이 70% 정도 | 25.06.19 14:57 | | |
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그러니까 그거 최종 완제품이 그 정도라고. (저것도 대만에서 카더라 하는거라 진짠지 모른다고 함) 한 단 올릴때 마다 제대로 작동할 확률이 90%대 정도. 그러니 12단이면 불량률이 어마무시하고, 16단이면 수율 거의 빈토막 나는거지. | 25.06.19 14:58 | | |
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호재 기사에 적층 몇 단인진 얘기 죽어도 안하는거에 힌트가 사실 ㅎㅎ | 25.06.20 12:55 | | |