기본이 되는 APU 부분은
4 Zen6 + 4 Zen6c L3 16MB
2 Zen6LP
RDNA3.5+ 8CU(4WGP)
NPU
VCN5(Radeon RX 9000 시리즈와 같은 미디어 엔진)
R9 모델은 기본 APU에 데스크탑에 쓰이는 12코어 L3 48MB CCD를 추가
출신 성분이 다른 만큼 12코어 CCD는 512bit FPU, 기본 APU쪽은 256bit FPU
4 Zen6 + 4 Zen6c는 단일 CCX
RDNA3.5+는 FSR4 지원이 추가
FSR4를 활용하면 전세대 16CU + FSR3보다 좋음
전세대랑 비교표
| ID | 구분 | 제목 | 글쓴이 | 추천 | 조회 | 날짜 |
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(IP보기클릭)59.9.***.***
이미 나오고 있는 현세대 모바일 용도 빅리틀 구조에요 리틀용 아키텍쳐를 따로 안만들고 일반 젠 코어를 크기 줄인 버전으로 만들어서 ccx 문제때문에 레이턴시 길어지는거 빼곤 큰 문제 없다고 합니다
(IP보기클릭)58.233.***.***
(IP보기클릭)221.161.***.***
3.5였는데 이번 메두사 포인트는 3.5+라고 적혀있네요 | 25.05.18 00:34 | | |
(IP보기클릭)112.168.***.***
(IP보기클릭)121.129.***.***
MLID에서 나온 정보라 다들 긴가민가 했었는데 유명 유출자들도 동일한 내용을 뿌리는 걸 보면 위 자료가 AMD에서 만든 자료가 맞았던 거 같습니다. | 25.05.18 00:55 | | |
(IP보기클릭)112.168.***.***
출시되고 얼마간 또 병크 여럿 터지겠네요..... | 25.05.18 01:28 | | |
(IP보기클릭)59.9.***.***
Kerty
이미 나오고 있는 현세대 모바일 용도 빅리틀 구조에요 리틀용 아키텍쳐를 따로 안만들고 일반 젠 코어를 크기 줄인 버전으로 만들어서 ccx 문제때문에 레이턴시 길어지는거 빼곤 큰 문제 없다고 합니다 | 25.05.18 01:57 | | |
(IP보기클릭)175.195.***.***
지금 나오는 zen5c같은경우는 제가 알기론 캐시를 줄이고 3d캐시 연결부를 없애서 사이즈를 줄인거라 기존의 빅리틀과는 조금 궤가 다른걸로 알고있어서요. 나와봐야 아는거긴 합니다만은 굳이 이름까지 바꾼거 보면 기존 제품대비 뭔가 다르지 않나 싶긴해요 zen4c나 zen5c같은경우는 저전력도 없지않아 있긴하지만 면적을 줄이는게 최우선이였긴하니까요 | 25.05.18 02:20 | | |
(IP보기클릭)121.141.***.***
저기서 말하는 LP는 메테오레이크나 애로우레이크H 같은 데 들어가는, SOC 타일에 있는 LPE코어를 말하는 겁니다. 이게 기존 ZEN6과 같을지 이름만 같고 많이 다를지는 두고 볼 일이구요. 그리고 이미 ZEN5 지금도 랩탑용에 들어가는 ZEN5/ZEN5c는 벡터부가 ZEN4랑 동일한 256bit x 2 구조입니다. | 25.05.18 04:44 | | |
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(IP보기클릭)122.32.***.***
지금 데탑도 R9가 두개의 라인업(9900x,9950x)으로 나오는만큼 12코어 부분을 잘라서 라인업을 차등화 하지 않을까 싶네요 | 25.05.18 13:47 | | |
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(IP보기클릭)121.141.***.***
https://gigglehd.com/gg/hard/17437023 가능하냐 아니냐로만 묻는다면 일단 할 수는 있을 거 같은데, RDNA4에서 지원하는 그 FSR4랑은 많이 다를 겁니다. | 25.05.18 15:45 | | |