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[H/W] Zen6는 2㎚, Zen7은 차세대 공정으로:AMD, 미래 CPU 로드맵 발표  [10]


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(IP보기클릭)118.235.***.***

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요즘 선폭 표기는 실제 물리적 선폭이 아니라 그냥 그 정도 성능 개선됐다는 마케팅 용어입니다.
25.11.14 13:06

(IP보기클릭)121.136.***.***

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업체마다 약간씩 차이는 있는데 보통 32나노 이후부턴 실제 게이트피치가 아닙니다. 기존구조에서 이래저래 하니까 기존 평면 기준으로 몇나노급 성능 나온다 하면 그 나노로 적는거예요 3나노 공정도 실제 게이트 피치는 40나노인가 그래요
25.11.14 13:42

(IP보기클릭)222.110.***.***

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0나노까지 얼마 안남았군
25.11.14 12:10

(IP보기클릭)165.246.***.***

BEST
옛날에 무슨 4nm가 물리적 한계다 어쩌고 저쩌고 했었는데
25.11.14 12:38

(IP보기클릭)222.110.***.***

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0나노까지 얼마 안남았군
25.11.14 12:10

(IP보기클릭)121.166.***.***

Snake0
옹스트롱 간드아 | 25.11.14 12:31 | | |

(IP보기클릭)118.36.***.***

삼성도 2나노 있는데~~
25.11.14 12:16

(IP보기클릭)165.246.***.***

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옛날에 무슨 4nm가 물리적 한계다 어쩌고 저쩌고 했었는데
25.11.14 12:38

(IP보기클릭)118.235.***.***

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액션가면짱구~
요즘 선폭 표기는 실제 물리적 선폭이 아니라 그냥 그 정도 성능 개선됐다는 마케팅 용어입니다. | 25.11.14 13:06 | | |

(IP보기클릭)59.22.***.***

액션가면짱구~

회로 간격이 너무 좁아지면 양자터널링 현상으로 계산 결과가 오류 나서 그럼. 그리고 회로가 미세화 될 수록 회로에 전류 유지시켜주는 캐패시터 용량도 작아지면서 효율이 안나는것도 있고. 그래서 *nm 는 일부 회로에 그런 공정이 들어갔거나, 윗분 말처럼 과거 칩 집적도 비례해서 그정도 트랜지스터 들어갔다 하는 마케팅 용어기도 하고. 그래서 인텔이 삼파랑 TSMC보고 니들 전부 사기꾼들! 했는데, 결국 파운드리 기술 딸린것도 맞았고 ㅋㅋㅋ | 25.11.14 13:26 | | |

(IP보기클릭)121.136.***.***

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액션가면짱구~

업체마다 약간씩 차이는 있는데 보통 32나노 이후부턴 실제 게이트피치가 아닙니다. 기존구조에서 이래저래 하니까 기존 평면 기준으로 몇나노급 성능 나온다 하면 그 나노로 적는거예요 3나노 공정도 실제 게이트 피치는 40나노인가 그래요 | 25.11.14 13:42 | | |

(IP보기클릭)218.150.***.***

25.11.14 14:54

(IP보기클릭)115.137.***.***

파천황로보 도지비론
이것도 진짜는 아니고 AI 영상이였던가. 그래도 틀린 영상은 아니라고는 들었음 | 25.11.14 16:08 | | |

(IP보기클릭)112.168.***.***

cslg
한 100배에서 천배정도 과장한 수준인가 그럴거임 저거 | 25.11.14 20:12 | | |


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