[하드웨어] SK 하이닉스, ISSCC 2026 LPDDR6 발표 상세정보

[시무라오바상]

LPDDR6 SDRAM 칩 마이크로 그래프

ISSCC 2026에서 SK하이닉스는 LPDDR6 연구를 통해 저전력 DDR 역량을 확장하기 위한 자사의 작업을 다룬 논문을 발표했습니다. SK하이닉스는 JEDEC의 LPDDR6 구현을 통해 전력 소비를 20% 줄이면서 대역폭을 50% 증가시키고, 동시에 신뢰성도 향상시켰다고 밝혔습니다.

LPDDR6, 더 높은 대역폭과 더 낮은 전력

해당 논문은 1c-nm 공정으로 제조된 16Gb LPDDR6 디바이스를 소개했으며, 이 제품은 1.025V에서 14.4Gb/s/pin의 속도를 제공합니다. 논문에서는 사용하지 않는 회로 블록을 선택적으로 비활성화하고, 타이밍 성능과 조정 능력을 개선하며, 동작 활용 효율을 높이는 여러 아키텍처 개선 사항을 설명했습니다. 실제 실리콘에서 성능과 전력 소비를 입증함으로써, SK하이닉스는 최근 발표된 LPDDR6 표준의 잠재력을 검증했습니다.

SK 하이닉스의 LPDDR6 개발은 모바일 및 엣지 애플리케이션의 성능을 향상시킵니다

LPDDR6는 LPDDR5와 LPDDR5X의 클럭 속도(각각 800MHz, 1066.5MHz)를 2,677MHz로 끌어올렸습니다. 클럭 대비 쓰기 클럭 비율은 2:1~4:1 범위에서 고정 2:1로 변경되었습니다. 핀당 대역폭은 6,400Mbps 및 9,600Mbps에서 10,667Mbps로 증가했습니다. 동작 전압은 1.1V에서 1.025V 및 0.875V로 낮아졌습니다.

이러한 성능 향상을 달성하기 위해 LPDDR6 규격은 여러 핵심 개선 영역을 포함하고 있습니다. SK하이닉스의 칩은 다음과 같은 방식으로 해당 규격의 개선 사항을 검증했습니다.

효율 모드

LPDDR6는 다이당 듀얼 서브채널 아키텍처를 사용합니다. 각 서브채널은 12비트 데이터 버스를 가지며, 다이 전체로는 24비트 버스를 구성합니다. 그러나 실제 데이터 전송은 32비트로 유지됩니다. 뱅크 구성은 12비트(랭크로 지칭)이나, 동작상으로는 32비트 뱅크처럼 가상적으로 운영됩니다.

LPDDR6 토폴로지

듀얼 서브채널 아키텍처는 일반 모드에서 병렬 동작을 가능하게 하지만, 효율 모드에서는 병렬 회로를 비활성화하여 전력 소비를 줄일 수 있습니다. 비활성화된 SC1 회로는 전원을 차단할 수 있습니다. 인터리브드 서브채널 액세스의 경우, 명령 디코더, 클럭 제어, 레이턴시 제어 등 주요 클럭 구동 회로를 기본 서브채널(SC0)에 집중시켜 전력 오버헤드를 줄였습니다.

LDO 기반 WCK 트리 (LDO-Based WCK Tree)

LPDDR6는 공통 쓰기 클럭(WCK)용 저강하 레귤레이터(LDO)를 사용하여 LPDDR5 대비 WCK 지터를 30% 감소시켰습니다. 이 LDO는 증폭기 이득을 낮추고 DET_OUT(레벨 검출 증폭기)의 대역폭을 증가시켜 DET_OUT 응답 시간을 줄이고, WCK 온/오프 사이클에 대한 반응 속도를 향상시켰습니다.

WCK 분배 네트워크 및 글로벌 VWCK LDO 레귤레이터

또한, 오실레이터의 출력 클럭과 WCK 레지스터 코드의 동기화를 유지하기 위해 클럭 기반 멀티비트 스키마를 활용합니다. 세 번째 LDO 개선 사항은 이벤트 기반 내부 오실레이터 및 시프트 레지스터 응답 시 오버슈트를 방지하는 기능입니다.

동적 쓰기 NT-ODT (Dynamic Write NT-ODT)

Dynamic Write NT-ODT(Non-Target On-Die Termination)는 동작 요구에 따라 ODT를 조정할 수 있도록 합니다.

동적 쓰기 NT-ODT 테스트 데이터

전용 ODT 제어 블록을 사용하며, 명령 디코딩 대신 사전 정의된 칩 선택(CS) 패턴을 사용합니다. 이를 통해 데이터 버스(DQ)의 신호 무결성을 개선합니다. 또한 명령/주소(CA) 버퍼와 향상된 제어 로직을 포함하며, 이 역시 전력 절감에 기여합니다.

고속 CS 제어 (Fast CS Control)

칩 선택 회로는 세 가지 주파수 구간으로 나뉘며, 고속 CS 제어 회로가 추가되었습니다. 멀티 랭크 구조에서는 CA와 CS가 랭크 간에 공유됩니다. 일반적으로 CS는 CA보다 클럭 사이클의 25%만큼 먼저 유효해지며, 이로 인해 셋업/홀드 조정 지연이 필요합니다.

타이밍 다이어그램이 포함된 고속 칩 선택 제어

LPDDR6의 고속 CS 제어는 최초로 수신된 CS를 기준으로 CA 신호를 검증합니다. 그 결과, IDD2N(프리차지 상태, 비전력 차단 대기, 클럭 정지 조건에서의 전류)은 중간 주파수 동작에서 19%, 저주파수에서는 45% 감소했습니다.

시스템 메타 모드 (System Meta Mode)

LPDDR는 하드웨어별 구성 정보, 오류 정정, 기타 핵심 비데이터 정보를 호스트에 전달하기 위해 메타데이터가 필요합니다.

데이터 패킷에 포함된 메타데이터

기존 LPDDR 버전에서는 메타데이터 전달을 위해 전용 핀을 사용했습니다. LPDDR6는 메타데이터를 데이터 패킷 내에 인터리브 방식으로 삽입합니다. 이를 통해 회로 복잡도와 크기를 줄여 전력을 낮추고 성능을 향상시켰습니다.

요약

JEDEC의 LPDDR6 규격(JESD209-6)은 2025년 7월 9일 발표되었으며, LPDDR5 대비 상당한 성능 향상을 제공합니다. LPDDR6는 데이터센터 및 스마트폰, 엣지 디바이스, 자동차 지능형 시스템 등 모바일 고성능 컴퓨팅 애플리케이션을 목표로 합니다.

ISSCC 2026에서 발표된 연구를 통해 SK하이닉스는 1c-nm 공정 기반, 14.4Gb/s/pin, 16Gb LPDDR6 DRAM이 1.025V VDD2C 및 0.875V VDD2D 조건에서 성능 향상을 달성했음을 검증했습니다.

출처 : https://www.allaboutcircuits.com/news/sk-hynix-details-low-power-ddr6-sdram-isscc-2026/

[chahee]

아아 완벽히 이해했어.

[텟님]

하이닉스 까지는 이해했습니다

[안녕하세요]

그러니까 주식 더 오른다는거지??

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자동차 AI 여기까지만 ...

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